米乐网页登录:LED露出屏发送卡策画

发布时间:2021-12-17 04:34:27 来源:米乐网app 作者:米乐下载

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  该发送卡由DVI模块、FPGA把持器、两途千兆网输出模块组成。DVl解码芯片将解码获得的数据和把持信号传给FPGA把持器,FPGA通过内部的RAM 举行缓存,并做了退换时钟域和位宽变换的操作,然后将统治后的数据通过千兆网输出。对分袂率1280×1024,改良频率为60Hz的及时视频源,这里采用笔直分区的法子,即将满屏数据均匀分成两途千兆网输出,每一起千兆传输640X 1024,如图2所示。

  由图1的基础框图看出,该发送卡的打算除了搭修好硬件平台表,最紧要的是FPGA把持器内部圭臬的打算。发送卡的FPGA把持器内部道理框图如图3所示。

  FPGA把持器的内部逻辑包含数据输入模块、双口RAM 及其把持模块、24bit转8bit模块、千兆网输出模块。数据输入模块将输入的DVI信号(包含数据、时钟、使能、行场同步信号)分拨给后端的RAM 和RAM 把持模块,并把持着全数编造的同步;RAM把持模块把持RAM 的读写操作,加倍是对发轫写、写停、发轫读、读停这4个形态的把持:从RAM 输出的数据历程并串转换后传输给千兆网输出模块,千兆网输出模块则根据必定的搜集式子将罗致到的数据举行打包输出 。图2提到的将数据分区发送,该法子或许将满屏数据均匀分成两途千兆网输出。以下就以笔直分区的法子解析其数据流向、时钟蜕变和传输时分差。对待一起千兆网数据而言,采用1个双口RAM打算,RAM 的深度成立为640,输入和输出字长均成立为24bit,读写时钟和使能折柳独立,如图4所示。

  如图5所示,通过RRAM-CLK(41.66MHz)时钟从RAM 中读出一个像素的数据,然后再通过3个RMIl-CLK(125M)传输给千兆网,即做了一个及时的并串转化。如斯流水操作下去,当从RAM 中读完640个像素时,千兆网把持模块将罢休读RAM操作,等候下一行数据的到来。当DVI解码后的下一行数据一朝往RAM 中存储的工夫(起码仍然往此中存储了1个像素),千兆网把持模块又发轫从RAM 中读取数据,如斯轮回,直到第1024行数据的640个像素数据被传输完。

  正在这里,及时传输拥有如下特性:(1)往RAM中存数据和从RAM 中取数据同时举行;(2)存RAM 的速率速,读RAM 的速率慢;(3)对写RAM操作,先把规则的数据存完,用时为t ,然落后入等候阶段 (t=t1-t2为行周期);对读RAM 操作,把存好数通过 的时分传输出去,务必知足t3

  准则的分袂率1280 X 1024,改良频率为60Hz的行时钟为64KHz,周期为t=15.625微秒;而从RAM 中读完半行像素(640个)数据的时分是:t3=(1/41.66MHz)X640=15.36微秒。昭着,正在一个行周期里,只往别传出半行的数据,传输时分差t-t3=265ns0,且该时分差知足千兆网传输所必须数据包间隔。因为写RAM 的时钟(108MHz)比读RAM 的时钟(41.66MHz)速得多,因此正在写RAM 的同时能够对RAM 举行读操作(起码仍然往RAM 存储了1个像素),边写边读,实行了视频数据的及时传输。同理,其它一起的千兆网打算与此无别。

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